FPGA 读写rtc_ds1302实时时钟的Verilog逻辑源码Quartus工程文件+文档说明，RTC芯片型号ds1302，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。 module top( //sys input clk, input rst_n, output ...
FPGA 读写rtc_ds1302实时时钟的Verilog逻辑源码Quartus工程文件+文档说明，RTC芯片型号ds1302，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。 module top( //sys input clk, input rst_n, output ...
RTC实时时钟[DS1302Z]读写实验例程 cyclone2 FPGA实验Verilog源码Quartus9.0工程文件 DS1302_APP I_DS1302_APP ( .RST_B (RST_B ), .SYSCLK (SYSCLK ), .RTC_RST (RTC_RST ), .RTC_CLK (RTC_CLK ), .RTC_...
cyclone4 FPGA读写片内ROM读写测试 Verilog逻辑源码Quartus工程文件+文档说明，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。 module rom_test( input clk, //50MHz时钟 input rst_n //复位...
FPGA片内RAM读写测试 Verilog逻辑源码Quartus工程文件+文档说明,FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。 imescale 1ns / 1ps /////////////////////////////////////////////////////////////////...
FPGA片内RAM读写测试Verilog逻辑源码Quartus工程文件+文档说明，使用 FPGA 内部的 RAM 以及程序对该 RAM 的数据读写操作，FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。 `timescale 1ns / 1ps ///////...
FPGA片内ROM读写测试Verilog逻辑源码Quartus工程文件+文档说明，ALTERA 在 Quartus 软件里为我们已经提供了 ROM 的 IP 核, 我们只需通过 IP 核例化一个 ROM， 根据 ROM 的读时序来读取 ROM 中存储的数据。实验中会...
FPGA片内FIFO读写测试Verilog逻辑源码Quartus工程文件+文档说明，使用 FPGA 内部的 FIFO 以及程序对该 FIFO 的数据读写操作。FPGA型号Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。 timescale 1ns / 1ps /////...
基于FPGA设计的sdram读写测试实验Verilog逻辑源码Quartus工程文件+文档说明，DRAM选用海力士公司的 HY57V2562 型号,容量为的 256Mbit,采用了 54 引脚的 TSOP 封装, 数据宽度都为 16 位, 工作电压为 3.3V,并丏采用...
FPGA读写SDRAM page fifo实验完整Verilog逻辑源码Quartus工程文件, Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module sdram_read_write( clk, reset_n, state_...
FPGA读写SDRAM page实验完整Verilog逻辑源码Quartus工程文件, Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 // synopsys translate_off `timescale 1 ns/ 1 ps // ...
FPGA读写SD卡Verilog设计逻辑Quartus工程源码文件，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module top_sd_rw( input sys_clk , //系统时钟 input sys_rst_n , //系统复位，低电平有效 //SD...
FPGA读写EEPROM芯片AT24C02实验Verilog逻辑源码Quartus11.0工程文件, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 module iic_com( clk,rst_n, sw1,sw2, scl,sda, dis_data )...
vhdl设计FPGA读写DS18B20温度传感器quartus工程源码+文档说明 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity ds18B20 is port( clk :...
cyclone4 FPGA读写8位AD转换器TLC549实验Verilog逻辑源码Quartus11.0工程文件, FPGA型号为EP4CE6E22C8,可以做为你的学习设计参考。 ( clk, //系统50MHZ时钟 adc_sclk, //AD TLC549的时钟 data, //AD TLC549的...
FPGA读写SDRAM read_write_a_worde实验完整Verilog逻辑源码Quartus工程文件， Quartus软件版本11.0, FPGA型号为CYCLONE4E系列中的EP4CE6E22C8,可以做为你的学习设计参考。 `timescale 1 ns/ 1 ps // synopsys ...
XILINX SPARTAN6 FPGA 片内ROM读写测试程序VERILOG逻辑例程源码 ISE14.7工程文件 module rom_test( input clk, //50MHz时钟 input reset_n, //复位信号，低电平有效 output[7:0] rom_data //ROM输出...
I2C接口RTC实时时钟pcf8563读写Verilog驱动源码Quartus工程文件,FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module rtc( //system clock input sys_clk , // 系统时钟 input sys_rst_n , // ...
基于pcf8563设计的rtc实时时钟数码管显示Verilog源码quartus18.0工程文件 module pcf8563 #( // 初始时间设置，从高到低为年到秒，各占8bit parameter TIME_INI = 48'h18_03_19_09_30_00)( //system clock 50MHz ...
FPGA读写 SDRAM Verilog设计源码Quartus工程文件,SDRAM型号FW9825G6KH-6，SDRAM读写测试: 向SDRAM中写入数据,然后将数据读出,并判断读出的数据是否正确，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。...
高速双路DAC AD9708 FPGA读写实验 Verilog设计源码Quartus工程文件，DAC芯片选用AD9708，FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module hs_dual_da( input sys_clk , //系统时钟 input sys_...
AD(AD9280)和DA(AD9708) FPGA读写Verilog设计源码Quartus工程文件，AD芯片选用AD9280，DA芯片选用AD9708，,FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module hs_ad_da( input sys_clk , //系统...
基于cycloen4e FPGA 设计UART串口收发与双端口DPRAM读写实验Verilog例程源码quartus工程文件 module UART_DPRAM( Clk, //50M时钟输入 Rst_n, //系统复位 Key_in, //按键输入 Rs232_Rx, //RS232数据输入 ...
FPGA读写DS18B20温度并通过七段数码管显示verilog设计实验Quartus9.1工程源码，可以做为你的学习设计参考。 /ds18b20_seg7.v //---------------------------------------- module ds18b20_seg7( input CLOCK_50,...
ALTERA FPGA IP SRAM应用DEMO双口RAM读写测试Verilog源码工程文件， FPGA型号EP4CE10F17C，Quartus版本18.0。 module ram_rw( input clk , //时钟信号 input rst_n , //复位信号，低电平有效 output ram_wr_en ...
基于Xilinx （AMD）的Vivado 平台，使用FPGA实现了的MIG IP核配置的工程源码： 1、成功例化并配置好了一个完整的MIG IP核（接口为native接口），及示例工程自带的DDR仿真模型； 2、可以直接对对其进行官方的示例工程...
基于ep4ce6e cyclone4E FPGA设计的TLC5620（DA）读写驱动实验Verilog源码Quartus18.0工程文件 module tlc5620(clk,rst_n,write_n,wr_data,dac_clk,dac_data,dac_load,dac_ldac); //系统输入 input clk; //50MHz系统...
ALTERA FPGA IP FIFO 8bitX8 FIFO读写测试Verilog源码工程文件， FPGA型号Cyclone4E系列中的EP4CE10F17C8，Quartus版本18.0。 module ip_fifo( input sys_clk , // 时钟信号 input sys_rst_n // 复位信号 ); //...
IIC读写24C02存储verilog实验Quartus9.1工程源码，可以做为你的学习设计参考。 module iic_top( clk,rst_n, sw1,sw2, scl,sda, sm_cs1_n,sm_cs2_n,sm_db ); input clk; // 50MHz input rst_n; //...
2、这是工程源码文件的网盘链接； 3、购买本资源后提供技术支持 4、网盘链接可能会失效，若失效了联系我重发 能学到什么？ 1、FPGA视频采集，包括OV5640和HDMI，有纯verilog的i2c控制器配置OV5640和HDMI芯片的...
Cyclone10 FPGA读12位ADC芯片AD9226以太网数据传输例程Verilog源码Quartus17.1工程文件+文档资料，FPGA为CYCLONE10LP系列中的10CL025YU256C8. 完整的Quartus工程文件，可以做为你的学习设计参考。 module ad_...